SiC MOSFET 적용 DC-DC 컨버터 설계 가이드

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— 4단자 패키지, PCB 아트웍, 과전압 대책 및 토폴로지 선택 —

주식회사 파워젬 | Power Electronics Technical Consulting | 2025

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1. 서론

전력 변환 시스템의 고효율화, 고전력 밀도화, 고온 동작 요구가 급격히 높아지면서, 기존 Si 기반 MOSFET의 물리적 한계를 극복하는 SiC(Silicon Carbide) MOSFET의 채택이 빠르게 확산되고 있다. SiC는 Si 대비 넓은 밴드갭(3.26 eV vs 1.12 eV), 높은 항복 전계(2.2 MV/cm vs 0.3 MV/cm), 우수한 열전도율을 바탕으로 고전압·고온·고주파 환경에서 탁월한 성능을 발휘한다.

그러나 SiC MOSFET의 빠른 스위칭 속도(높은 dv/dt, di/dt)는 기생 소자와의 상호작용을 통해 과전압 스파이크, EMI 증가, 게이트 오동작 등 새로운 설계 과제를 수반한다. 특히 PSM(Phase-Shifted Modulation) 풀브릿지 DC-DC 컨버터에서는 프리휠링 상태에서의 전류 전환 시 기생 인덕턴스에 의한 과전압이 소자 신뢰성을 직접 위협한다.

본 기술 제안서는 다음 항목을 체계적으로 다룬다.

• SiC MOSFET 4단자(Kelvin Source) 패키지의 원리와 PCB 적용 방법
• PSM DC-DC 컨버터의 구조적 문제점 및 과전압 발생 메커니즘 상세 분석
• LLC 공진 컨버터의 대안 가능성, 경부하·저출력 전압 대응 한계 및 하이브리드 제어 전략
• 변압기 1-2차 기생 커패시턴스($C_{ps}$)가 SiC 고속 스위칭에 미치는 영향과 대책
• PCB 아트웍 설계 원칙, 게이트 드라이버 연계, EMI 대책
• 설계 검증 체크리스트

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2. SiC MOSFET 4단자(Kelvin Source) 패키지

2.1 3단자 패키지의 문제: 공통 소스 인덕턴스(CSI)

일반적인 TO-247-3(3단자) 패키지에서 소스 단자는 파워 전류 경로와 게이트 드라이브 리턴 경로가 동일한 리드를 공유한다. 패키지 본드와이어 및 리드 프레임에는 수 nH 수준의 기생 인덕턴스 $L_s$(Common Source Inductance, CSI)가 존재하며, 이 인덕턴스는 두 경로에 동시에 직렬로 작용한다.

스위칭 과정에서 드레인 전류가 빠르게 변화할 때 $L_s$ 양단에 역기전력이 발생한다.

$$V_{Ls} = L_s \cdot \frac{di_D}{dt}$$

이 전압은 게이트-소스 전압 $V_{GS}$에 직렬로 인가되어 게이트 구동을 방해한다. 턴온 시에는 $V_{GS}$ 상승을 억제하여 스위칭 속도를 늦추고, 턴오프 시에는 $V_{GS}$ 하강을 지연시켜 스위칭 손실을 증가시킨다. 또한 게이트 전압 진동(oscillation) 및 밀러 효과와 상호작용하여 오동작(false turn-on) 위험도 높인다.

SiC MOSFET은 Si 대비 훨씬 빠른 $di/dt$를 가지므로, 동일한 $L_s$에서도 발생하는 역기전력이 훨씬 크다. 즉, CSI 문제는 SiC 환경에서 Si보다 훨씬 심각하게 나타난다.

2.2 4단자(Kelvin Source) 패키지의 동작 원리

4단자 패키지(TO-247-4L 등)는 파워 소스($S_{power}$)와 켈빈 소스($S_{kelvin}$)를 물리적으로 분리된 별도의 본드와이어로 구성한다.

구분 파워 소스 ($S_{power}$) 켈빈 소스 ($S_{kelvin}$)

연결 경로	DC 링크 → MOSFET → 출력 버스	게이트 드라이버 GND 리턴 전용
흐르는 전류	전부하 파워 전류 (수십 A 이상)	게이트 구동 전류만 (수백 mA)
기생 $L_s$ 영향	$L_s$ 전압강하 발생	파워 루프와 분리 → 영향 없음
역할	주 전력 전달	게이트 구동 기준 전위 제공

켈빈 소스를 통해 게이트 드라이버는 파워 전류의 $di/dt$로 발생하는 $L_s$ 전압강하 없이 MOSFET 칩 표면 전극 전위를 직접 기준으로 동작한다. 결과적으로 스위칭 속도 제한이 해소되고 스위칭 손실이 유의미하게 감소한다.

※ ROHM TO-247-4L 실측: 동일 다이 조건에서 4단자 적용 시 턴온 손실 약 30~40% 저감 사례 보고

2.3 PCB 상 켈빈 소스 배선 원칙

켈빈 소스의 효과는 PCB 배선이 올바르게 이루어져야만 발휘된다. 잘못된 배선은 4단자 패키지를 사용해도 3단자와 동등하거나 더 나쁜 결과를 초래할 수 있다.

핵심 원칙:

• $S_{kelvin}$ 트레이스는 소자 패드에서 즉시 분리하여 게이트 드라이버 GND 핀에만 직결한다. 파워 GND 버스와 직접 연결하지 않는다.
• $S_{kelvin}$ 트레이스는 최단 거리·최소 면적으로 라우팅하고, 파워 전류 경로와 겹치지 않게 한다.
• 병렬 MOSFET 구성 시, 각 소자의 게이트 트레이스 길이와 $S_{kelvin}$ 트레이스 길이를 동일하게 맞춰 균형 잡힌 스위칭을 유도한다.
• $S_{kelvin}$ 리턴 경로에도 소저항(수백 mΩ ~ 수 Ω)을 직렬 삽입하면 병렬 소자 간 전류 불균형을 억제할 수 있다.

배선 예:

• 나쁜 예: $S_{kelvin}$ 패드 → 파워 소스 버스 경유 → 게이트 드라이버 GND. $L_s$ 전압강하가 그대로 게이트 루프에 인가됨.
• 좋은 예: $S_{kelvin}$ 패드 → 전용 세선(narrow trace) → 게이트 드라이버 GND 핀 직결. 파워 GND와는 게이트 드라이버 IC 내부에서만 연결됨.

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3. PSM 풀브릿지 DC-DC의 과전압 발생 메커니즘

3.1 PSM 풀브릿지 동작 개요

PSM(Phase-Shifted Modulation) 풀브릿지 컨버터는 4개의 스위치(Q1~Q4)로 구성된 H-브릿지 인버터가 변압기 1차측을 구동하는 구조이다. 리딩 레그(Q1, Q2)와 래깅 레그(Q3, Q4) 사이의 위상차를 조정하여 출력 전압을 제어하며, 변압기 누설 인덕턴스와 스위치 $C_{oss}$를 이용한 ZVS(Zero Voltage Switching) 달성이 가능하다.

변압기 2차측에는 출력 인덕터 $L_o$와 정류 회로(SR-FET 또는 다이오드)가 있으며, 전력 전달 구간과 프리휠링 구간이 교대로 나타난다.

3.2 프리휠링 상태와 전류 전환의 이해

전력 전달 구간: 대각선 스위치 쌍(예: Q1, Q4)이 도통하여 변압기 1차에 전압이 인가된다. 2차 전류는 출력 인덕터 $L_o$를 통해 부하로 흐른다.

프리휠링 구간 진입: 위상 전환 시 동일 레그의 두 스위치(예: Q1, Q2)가 모두 켜진다. 변압기 1차측 양단 전압이 0V가 되고, 2차측 출력 인덕터 전류는 양쪽 정류 소자(SR1, SR2)를 통해 동시에 환류(freewheeling)한다. 이 상태에서 출력 인덕터 $L_o$에는 전부하 전류가 계속 흐르고 있으며, 이 에너지는 다음 전환 시 핵심적 역할을 한다.

3.3 과전압 발생 메커니즘 (핵심)

프리휠링 상태에서 반대 대각선 스위치 쌍으로 전환하기 위해 새로운 MOSFET(예: Q3 또는 Q4)을 턴온하는 순간 다음 과정이 전개된다.

① 전류 전환(commutation) 시작

새 MOSFET이 켜지면 변압기 1차측에 다시 전압이 인가되기 시작한다. 2차측에서는 프리휠링 중이던 전류가 새로운 정류 경로로 전환되어야 하므로, 전류 변화율 $di/dt$가 매우 크게 발생한다.

② 기생 인덕턴스에 의한 전압 스파이크

PCB 파워 루프의 기생 인덕턴스 $L_{loop}$와 MOSFET 패키지 기생 인덕턴스 $L_s$가 이 $di/dt$와 반응하여 과전압을 발생시킨다.

$$V_{spike} = (L_{loop} + L_s) \cdot \frac{di}{dt}$$

SiC MOSFET은 Si 대비 $di/dt$가 수배~수십 배 빠르므로, 동일한 기생 인덕턴스에서 발생하는 과전압이 훨씬 크다.

③ 2차측 정류 소자에서의 전압 응력

1차측 과전압은 변압기 권수비 $n$을 통해 2차측에도 반영된다.

$$V_{DS_stress} = n \cdot V_{spike} + V_{out}$$

출력 인덕터 전류가 클수록, 전류 전환이 빠를수록, PCB 루프 인덕턴스가 클수록 이 스트레스는 증가한다. 2차측 SR-FET의 $V_{DS(max)}$가 이 전압을 견디지 못하면 소자 파괴로 이어진다.

④ 공진 링잉으로 인한 추가 전압 스트레스

전압 스파이크 직후, 1차 공진 인덕터(또는 변압기 누설 인덕턴스 $L_{leak}$)와 2차측 정류 소자의 $C_{oss}$가 공진 회로를 형성하여 링잉(ringing)이 발생한다.

$$f_{ring} = \frac{1}{2\pi\sqrt{L_{leak} \cdot C_{oss_rect}}}$$

링잉 진폭은 첫 번째 스파이크에 추가되어 2차측 소자의 전압 스트레스를 더욱 악화시킨다. 스파이크와 링잉을 합산한 최악의 전압은 다음과 같이 추정할 수 있다.

$$V_{DS_peak} = n \cdot V_{spike} + V_{out} + \Delta V_{ring}$$

여기서 $\Delta V_{ring}$은 링잉의 피크 진폭이며, 실측 또는 시뮬레이션으로 결정해야 한다.

3.4 주요 과전압 대책

① PCB 파워 루프 면적 최소화

$L_{loop}$는 루프 면적에 비례하므로, DC 링크 커패시터를 MOSFET 최대한 근접 배치하고 상하 레이어를 역방향으로 겹쳐 라우팅하는 것이 가장 근본적인 대책이다.

② 1차측 클램프 다이오드 및 외부 공진 인덕터

변압기와 외부 공진 인덕터 $L_r$ 사이에 클램프 다이오드를 삽입하면, 전류 전환 시 에너지가 DC 링크로 귀환되어 2차측 오버슈트와 링잉을 효과적으로 억제한다.

③ RC 스너버

2차측 정류 소자 양단에 RC 스너버를 추가하면 공진 에너지를 흡수하여 링잉을 감쇠시킨다. 스너버 저항값은 다음 관계에서 출발하여 최적화한다.

$$R_{snubber} \approx \sqrt{\frac{L_{leak}}{C_{oss_rect}}}$$

④ 게이트 저항 최적화

$R_G$를 증가시켜 $di/dt$를 의도적으로 늦추면 스파이크를 억제할 수 있으나 스위칭 손실이 증가한다. 턴온·턴오프에 서로 다른 $R_G$를 사용하는 분리 게이트 저항 방식이 효과적이다.

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4. PSM의 구조적 한계와 LLC의 대안 가능성

4.1 PSM 풀브릿지의 구조적 한계 종합

과전압 문제 외에도 PSM 풀브릿지는 다음과 같은 구조적 한계를 내포한다.

① 좁은 ZVS 범위

ZVS 달성을 위해서는 누설 인덕턴스에 저장된 에너지가 스위치 $C_{oss}$를 방전할 수 있어야 한다.

$$\frac{1}{2} L_{leak} \cdot i_{Lleak}^2 \geq 2 \cdot \frac{1}{2} C_{oss} \cdot V_{bus}^2$$

경부하 또는 넓은 입력 전압 변동 조건에서는 $i_{Lleak}$이 부족해져 ZVS가 깨지고 하드 스위칭이 발생한다.

② 순환 전류로 인한 도통 손실

ZVS 범위를 확보하기 위해 누설 인덕턴스를 크게 하면, 프리휠링 구간 동안 1차측에 순환 전류가 증가한다. 이 전류는 유효 전력을 전달하지 않으면서 스위치와 변압기 권선의 도통 손실만 유발한다.

③ 듀티 손실(Duty-cycle Loss)

프리휠링 구간이 길어질수록 실효 듀티가 감소한다. 출력 전압은 다음과 같이 표현된다.

$$V_{out} = n \cdot V_{bus} \cdot (D_{eff}) = n \cdot V_{bus} \cdot (D - \Delta D_{loss})$$

$\Delta D_{loss}$를 보상하기 위해 권수비를 높이면 2차측 전압 스트레스가 증가하는 악순환이 발생한다.

④ 2차측 전압 진동

전력 전달 구간에서 프리휠링 구간으로 전환 시, 누설 인덕턴스와 2차측 정류 소자 $C_{oss}$의 공진으로 전압 진동이 발생하여 SR-FET의 전압 스트레스를 높이고 EMI 발생원이 된다.

4.2 LLC 공진 컨버터의 동작 원리와 장점

LLC 공진 컨버터는 직렬 공진 인덕터 $L_r$, 변압기 자화 인덕턴스 $L_m$, 직렬 공진 커패시터 $C_r$로 구성된 공진 탱크를 이용한다. 두 개의 공진 주파수가 존재한다.

$$f_{r1} = \frac{1}{2\pi\sqrt{L_r \cdot C_r}}$$

$$f_{r2} = \frac{1}{2\pi\sqrt{(L_r + L_m) \cdot C_r}}$$

여기서 $f_{r2} < f_{r1}$이며, 정상 동작은 $f_{r2} < f_s < f_{r1}$ 또는 $f_s \approx f_{r1}$ 근방에서 이루어진다.

LLC의 주요 장점:

• 전 부하 범위 ZVS 보장: 자화 전류 $I_m$이 항상 $C_{oss}$ 방전 에너지를 제공하므로 무부하부터 전부하까지 ZVS가 유지된다.
• 2차측 ZCS(Zero Current Switching): 정류 소자가 전류 영점에서 자연 차단되어 역회복 손실이 없다.
• 순환 전류 없음: 에너지를 전달하지 않는 순환 전류가 없어 도통 손실이 낮다.
• 낮은 EMI: 정현파에 가까운 공진 전류 파형으로 고주파 고조파 성분이 적다.

4.3 LLC의 한계와 극복 전략

4.3.1 기본 주파수 변조(PFM)의 한계

LLC의 표준 제어는 스위칭 주파수 $f_s$를 변화시켜 이득을 조정하는 PFM(Pulse Frequency Modulation)이다. 출력 전압이 높을 때(높은 이득) $f_s$를 낮추고, 출력 전압이 낮을 때(낮은 이득) $f_s$를 높인다.

경부하 조건의 문제: 경부하에서 이득 곡선이 평탄해지므로 충분한 이득 저감을 위해 $f_s$를 공진 주파수 $f_{r1}$의 3~6배까지 높여야 하는 상황이 발생할 수 있다.

초고주파 운용의 단점:

• 자심 손실 급증: $P_{core} \propto f_s^{,\alpha}$ ($\alpha \approx 1.5 \sim 2.5$), 주파수가 배가 되면 손실이 수배~수십 배 증가한다.
• 스위칭 손실 증가: 특히 턴오프 손실과 게이트 충전 손실이 주파수에 비례하여 증가한다.
• ZVS 달성 불확실: 데드 타임 내에 $C_{oss}$ 방전이 완료되지 않아 ZVS가 깨질 수 있다.
• 이득 왜곡(Gain Distortion): 기생 커패시턴스의 영향으로 주파수를 높여도 출력 전압이 오히려 상승하는 비선형 구간이 나타난다.
• EMI 스펙트럼 광대역화로 필터 설계가 어려워진다.

매우 낮은 출력 전압 조건의 근본적 한계: PFM 단독으로는 더 심각한 벽에 부딪힌다. LLC의 전압 이득 $M$은 설계 파라미터 $\lambda = L_m/L_r$과 품질 인수 $Q$에 의해 결정되는 이득 곡선의 최솟값 $M_{min}$이 존재한다.

$$M_{min} = f(Q, \lambda) > 0$$

즉 $f_s$를 아무리 높여도 이득이 $M_{min}$ 이하로 내려가지 않으므로, 그 이하의 출력 전압을 요구하는 조건은 PFM 단독으로는 원리적으로 달성이 불가능하다. 배터리 충전기나 전압 범위가 넓은 DCDC 컨버터에서 이 문제가 실제로 나타난다.

4.3.2 하이브리드 제어: 주파수 범위를 $f_{r1}$의 1.5~2배로 한정 + 위상 제어 병합

이 한계를 극복하기 위해 스위칭 주파수 범위를 $f_{r1}$의 1.5~2배 이내로 제한하고, 부족한 이득 조정 범위를 위상 편이(Phase Shift) 제어로 보완하는 하이브리드 방식이 효과적이다.

동작 원리:

풀브릿지 구성에서 두 레그의 스위칭 위상차 $\phi$를 조정하면 인버터 출력 전압의 실효 에너지 전달 구간이 변화한다. 위상차가 $\phi = 180°$일 때 최대 이득, $\phi$가 줄어들수록 이득이 낮아진다. 이를 주파수 제어와 병합하면 다음과 같은 2차원 제어 공간이 확보된다.

$$V_{out} = f(f_s, \phi)$$

즉 $f_s$와 $\phi$를 동시에 조정하여 PFM 단독으로는 도달할 수 없는 낮은 이득 영역까지 커버할 수 있다.

하이브리드 제어의 구체적 장점:

• 자기 부품 설계 최적화: $f_s$ 변동 범위가 $f_{r1}$의 1.5~2배 이내로 좁으므로 변압기와 $L_r$을 특정 주파수 구간에 최적화하여 설계할 수 있다. 자기 부품 소형화와 고효율이 동시에 달성된다.
• 경부하 효율 유지: 초고주파 운용 시 발생하는 자심 손실 급증($P_{core} \propto f_s^{\alpha}$)과 스위칭 손실 증가를 방지한다. PFM 단독 대비 평균 효율 5% 수준의 개선이 보고된다.
• ZVS 유지: $f_s$가 $f_{r1}$ 근방에 머물므로 LLC 본질적 ZVS 특성이 유지된다. 위상 제어 운용 시에도 자화 전류 $I_m$에 의한 ZVS 에너지가 충분히 확보된다.
• 넓은 출력 전압 범위 대응: PFM만으로 도달 불가능한 $M < M_{min}$ 영역을 위상 제어로 커버한다.
• 동적 응답 개선: 위상 제어는 주파수 제어에 비해 응답이 빠른 편이므로 과도 응답 특성이 개선된다.
• EMI 유리: 주파수 변동폭이 좁아 EMI 필터 설계가 용이하다.

4.3.3 SiC MOSFET이 이 방식을 가능하게 하는 이유

LLC에서 ZVS 달성의 필요 조건은 데드 타임 내에 자화 전류 $I_m$이 MOSFET의 $C_{oss}$를 완전히 방전하는 것이다.

$$\frac{1}{2} L_m \cdot I_m^2 \geq 2 \cdot \frac{1}{2} C_{oss} \cdot V_{bus}^2$$

이를 정리하면 ZVS를 위한 최소 자화 전류 조건이 된다.

$$I_m \geq V_{bus} \sqrt{\frac{2 C_{oss}}{L_m}}$$

Si MOSFET은 $C_{oss}$가 크기 때문에 $I_m$이 크게 요구되고, 이를 위해 $L_m$을 작게 설계해야 한다. 그런데 $L_m$이 작으면 자화 전류가 커져 도통 손실이 증가하는 딜레마가 생긴다. 또한 $C_{oss}$ 방전에 긴 데드 타임이 필요한데, 500 kHz에서 데드 타임이 300 ns에 달하면 전체 주기의 30%를 잠식한다.

반면 SiC MOSFET은 Si 대비 $C_{oss}$가 최대 1/10 수준으로 낮다. 이로 인해:

• $L_m$을 크게 설계해도 ZVS가 유지된다 → 자화 전류 $I_m$ 감소 → 도통 손실 저감
• $C_{oss}$ 방전에 필요한 데드 타임이 짧아진다 → 유효 듀티 손실 감소
• 위상 제어를 넓은 범위에서 운용해도 ZVS 마진이 충분히 유지된다
• 낮은 $C_{oss}$ = 낮은 $E_{oss}$로 스위칭 손실 자체도 감소한다

결과적으로 SiC를 사용하면 $f_s$를 $f_{r1}$의 1.5~2배로 제한하면서도 충분한 ZVS 마진을 유지하며 위상 제어를 넓은 범위에서 안정적으로 사용할 수 있다. Si 기반 설계에서는 위상 제어 범위가 넓어질수록 ZVS를 잃을 위험이 있었으나, SiC에서는 이 위험이 크게 줄어들어 하이브리드 제어의 실용적 적용이 비로소 가능해진다.

4.4 토폴로지 선택 가이드

비교 항목 PSM 풀브릿지 LLC (PFM 단독) LLC + 하이브리드(PFM+PSM)

ZVS 범위	중·중부하 이상	전 부하 범위	전 부하 범위
출력 전압 가변 범위	넓음	좁음 ($M_{min}$ 한계)	넓음
경부하 효율	낮음 (순환전류)	중간 (주파수 급증 시 저하)	높음
2차측 전압 스트레스	높음 (스파이크+링잉)	낮음 (ZCS)	낮음
자기 부품 설계	쉬움	어려움 (반복 설계)	중간
동기 정류 구현	쉬움 (고정 주파수)	어려움 (가변 주파수)	비교적 쉬움
SiC 적합성	보통	높음	매우 높음

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5. 변압기 1-2차 기생 커패시턴스($C_{ps}$) 문제

5.1 기생 커패시턴스의 발생 원인

변압기의 1차 권선과 2차 권선은 절연층을 사이에 두고 물리적으로 인접하므로, 두 권선 사이에는 분포 기생 커패시턴스($C_{ps}$, inter-winding capacitance)가 필연적으로 존재한다. $C_{ps}$의 크기는 다음 요인에 따라 결정된다.

$$C_{ps} \propto \frac{\varepsilon_r \cdot A}{d}$$

여기서 $\varepsilon_r$은 절연재의 비유전율, $A$는 권선 중첩 면적, $d$는 절연층 두께이다.

특히 플래너(PCB) 변압기는 와이어 권선 변압기 대비 권선 면적이 크고 절연층이 얇아 $C_{ps}$가 수십~수백 pF에 달하는 경우가 많다. 인터리빙(Interleaving) 권선 구조는 누설 인덕턴스를 줄이지만 $C_{ps}$를 현저히 증가시키므로 주의가 필요하다.

5.2 SiC의 높은 $dv/dt$가 $C_{ps}$ 문제를 악화시키는 이유

기생 커패시턴스를 통해 흐르는 변위 전류(displacement current)는 다음과 같다.

$$i_{CM} = C_{ps} \cdot \frac{dv}{dt}$$

Si MOSFET 기반 시스템에서 $dv/dt$는 통상 수 kV/μs 수준이지만, SiC MOSFET에서는 수십 kV/μs에 달한다. 동일한 $C_{ps}$에서 $dv/dt$가 10배 증가하면 $i_{CM}$도 10배 증가한다.

이 변위 전류는 절연 장벽을 통해 흐르는 공통 모드(CM) 전류로서 다음과 같은 문제를 유발한다.

• EMI 악화: $i_{CM}$이 LISN을 통해 측정되어 전도 방사 규정을 위반한다.
• 게이트 드라이버 오동작: $i_{CM}$이 게이트 드라이버 전원 공급 변압기를 통해 유입되어 게이트 신호를 교란한다.
• 안전 절연 위협: 반복적인 변위 전류가 부분 방전(partial discharge)을 유발하거나 절연 수명을 단축시킬 수 있다.
• ZVS 마진 감소: $C_{ps}$에 저장된 에너지가 ZVS 공진 전환 시 간섭하여 ZVS 달성을 방해한다.

5.3 FB-LLC에서 $C_{ps}$ 문제의 특수성

풀브릿지 LLC에서는 $C_{ps}$ 문제가 특히 복잡하다. 1차측 인버터의 두 출력 단자(스위칭 노드 $V_a$, $V_b$)는 서로 다른 $dv/dt$ 파형을 가지며, 이 비대칭성으로 인해 두 경로의 CM 전류가 서로 상쇄되지 않고 순 CM 전류(net CM current)가 남는다.

$$i_{CM,net} = C_{ps1} \cdot \frac{dV_a}{dt} - C_{ps2} \cdot \frac{dV_b}{dt} \neq 0$$

공진 탱크($L_r$, $C_r$)의 위치에 따라 $V_a$와 $V_b$의 $dv/dt$ 대칭성이 달라지므로, 탱크 배치도 $C_{ps}$ 문제에 영향을 미친다.

5.4 대책

① 패러데이 실드(Faraday Shield) 삽입

1차 권선과 2차 권선 사이에 접지된 도전층을 삽입하여 변위 전류를 실드 접지로 유도하고 2차측 회로로의 유입을 차단한다.

• 실드 접지점 선택이 중요하다. 최적의 정전 등가점(SEP, Static Equivalent Point)에 연결해야 순 CM 전류가 최소화된다.
• PCB 플래너 변압기에서는 슬롯을 만든 분절 실드(segmented shield)를 구현하면 실드층 자체의 와전류 손실을 억제하면서 CM 노이즈 저감 효과를 유지할 수 있다.

② 분할 1차 권선(SPWT: Split Primary Winding Transformer)

풀브릿지 LLC에서 1차 권선을 두 개로 분할하고 공진 탱크를 두 권선 사이에 삽입하는 방식이다. 이 구성은 스위칭 노드 $V_a$, $V_b$의 $dv/dt$를 대칭화하여 두 경로의 CM 전류를 상쇄시킨다.

③ Y 커패시터

2차측 GND와 1차측 GND(안전 접지) 사이에 Y 커패시터를 삽입하여 CM 전류에 저임피던스 귀환 경로를 제공한다. Y 커패시터 값은 안전 규격의 누설 전류 한도에 의해 제한된다.

④ 게이트 드라이버 격리 변압기 $C_{ps}$ 관리

게이트 드라이버 전원 공급용 소형 변압기도 동일한 문제를 가진다. 패러데이 실드를 적용하거나 출력단에 공통 모드 초크를 추가하는 것이 권장된다.

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6. PCB 아트웍 설계 주의점

6.1 파워 루프 면적 최소화

SiC MOSFET 적용 회로에서 PCB 아트웍의 최우선 목표는 파워 루프 기생 인덕턴스의 최소화다. 루프 인덕턴스는 다음과 같이 루프 면적에 비례한다.

$$L_{loop} \approx \mu_0 \cdot \frac{A_{loop}}{h}$$

여기서 $A_{loop}$는 루프 면적, $h$는 인접 레이어 간격이다. 따라서 루프 면적 최소화와 레이어 간격 최소화가 동시에 중요하다.

실용적 방법:

• DC 링크 커패시터를 MOSFET 바로 옆에 배치한다.
• 상단·하단 MOSFET의 파워 경로를 인접 레이어에서 역방향으로 겹쳐 라우팅한다(자계 상쇄).
• 고주파 디커플링 커패시터(100 nF MLCC, 0402 이하 패키지)를 MOSFET 패드에서 2 mm 이내에 배치한다.

6.2 게이트 루프 및 관련 배선

게이트 루프 경로: 게이트 드라이버 출력 → $R_G$ → MOSFET 게이트 → $S_{kelvin}$ → 게이트 드라이버 GND

• 이 루프 면적을 최소화하여 외부 자계에 의한 유도 노이즈 유입을 차단한다.
• $R_G$는 MOSFET 패드에서 최대한 가까이 배치한다.
• 게이트 트레이스와 드레인(스위칭 노드) 트레이스는 절대 겹치지 않게 한다. 겹침 시 외부 $C_{gd}$가 형성되어 밀러 전류가 증가한다.
• $S_{kelvin}$ 트레이스를 게이트 트레이스와 나란히 라우팅하면 외부 자계 유도가 상쇄된다.

6.3 공통 소스 인덕턴스(CSI) 억제

하프브릿지·풀브릿지 회로에서 스위칭 노드 배선 인덕턴스가 두 소자에 공통으로 작용하는 CSI가 되지 않도록, 각 MOSFET의 소스 패드에서 파워 GND 버스로 직접 연결하는 구조를 지향한다.

6.4 고전압 절연 거리

SiC 컨버터는 통상 600 V~1200 V 이상 환경에서 동작하므로, IEC 62368 또는 IEC 60664 기준의 절연 거리를 반드시 확보해야 한다.

• Clearance(공간 거리): 두 도전체 사이의 최단 공기 경로.
• Creepage(연면 거리): 절연 표면을 따른 최단 경로. 재료 CTI(Comparative Tracking Index)에 따라 달라진다.
• 1-2차 절연 장벽 구간에서 내층 구리 플레인이 절연 거리를 침해하지 않도록 내층 copper clearance 처리를 한다.

6.5 써멀 비아 및 방열 설계 연계

• MOSFET 소스 패드에서 방열판 방향으로 써멀 비아 어레이를 배치한다.
• 써멀 비아가 파워 루프를 확장하지 않도록 배치한다.
• 써멀 비아를 통한 GND 연결이 $S_{kelvin}$ GND를 오염시키지 않도록 한다.
• 파워 레이어 동 두께: 2 oz(70 μm) 이상 권장.

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7. 게이트 드라이버 설계 연계

7.1 배치 원칙

게이트 드라이버 IC는 구동 대상 MOSFET과 최대한 인접하게 배치한다. 격리형(isolated) 드라이버를 사용하는 경우, 2차측 GND는 $S_{kelvin}$에 직결한다.

7.2 음의 게이트 전압 적용

SiC MOSFET의 높은 $dv/dt$는 $C_{gd}$를 통해 게이트에 밀러 전류를 유입시킨다.

$$i_{miller} = C_{gd} \cdot \frac{dV_{DS}}{dt}$$

이 전류가 $R_G$를 통해 전압으로 변환되어 $V_{GS}$를 상승시키면, 오프 상태의 MOSFET이 의도치 않게 켜지는 밀러 유도 오동작(Miller-induced false turn-on)이 발생한다.

오프 시 게이트에 음의 전압을 인가하면 $V_{GS}$가 임계 전압 $V_{th}$에 도달하기까지의 여유가 커진다.

$$\Delta V_{margin} = |V_{GS(off)}| + V_{th}$$

전형적인 게이트 전압: 턴온 $+15 \sim +20$ V, 턴오프 $-3 \sim -5$ V.

7.3 밀러 클램프 회로

음의 게이트 전압과 함께 밀러 클램프 회로를 추가하면 오동작을 더욱 효과적으로 억제한다. 밀러 클램프 소자는 주 MOSFET 게이트 패드에서 최단 거리에 배치해야 한다.

7.4 부트스트랩 회로 노이즈 대책

• $C_{boot}$는 ESL이 낮은 세라믹 커패시터(0.1 μF 이상)를 드라이버 IC VB 핀 바로 옆에 배치한다.
• 부트스트랩 다이오드는 빠른 역회복 특성의 쇼트키 다이오드를 사용한다.
• VB 트레이스는 최단으로 라우팅하고 스위칭 노드와 불필요한 커플링이 생기지 않도록 한다.

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8. EMI / 노이즈 대책

8.1 노이즈 발생 경로

SiC MOSFET 고속 스위칭으로 인한 노이즈는 두 경로로 전파된다.

• 전도 방사(Conducted Emission): 스위칭 노이즈가 입출력 전원 라인을 타고 외부로 전파된다. CM(공통 모드)과 DM(차동 모드)으로 구분되며 각각 다른 필터 구성이 필요하다.
• 방사 방사(Radiated Emission): 스위칭 루프가 루프 안테나로 동작하여 전자기파를 방사한다. 방사 전계는 루프 면적 $A$와 $di/dt$에 비례한다.

$$E \propto A_{loop} \cdot \frac{di}{dt} \cdot f^2$$

8.2 공통 모드 노이즈 억제 전략

• 공통 모드 초크(CMC): 전원 라인에 삽입하여 CM 전류에 고임피던스를 형성한다. 코어 재질은 고주파 손실이 높은 페라이트(Mn-Zn계)를 선택한다.
• Y 커패시터: 스위칭 노드와 접지 사이에 배치하여 CM 전류의 고주파 성분에 저임피던스 귀환 경로를 제공한다.
• 스위칭 노드 면적 최소화: 스위칭 노드 트레이스는 전류를 통할 수 있는 최소한의 폭으로 제한한다.
• 단일점 접지(Star Ground): 파워 GND, 드라이버 GND, 신호 GND를 분리 유지하고 단일점에서만 연결한다.

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9. 설계 검증 체크리스트

9.1 회로 설계 단계

항목 확인 내용

SiC 소자 선정	$V_{DS(max)} \geq 1.5 \times V_{bus}$ 여유, Kelvin Source 핀 유무 확인
게이트 전압 범위	턴온 $+15 \sim +20$ V, 턴오프 $-3 \sim -5$ V 설정 여부
게이트 드라이버 CMTI	CMTI $\geq$ 100 V/ns 확인
ZVS 조건	전 부하 범위에서 $\frac{1}{2}L_m I_m^2 \geq C_{oss}V_{bus}^2$ 성립 여부
과전압 여유	$V_{DS_peak} \leq 0.8 \times V_{DS(max)}$ 확인
스너버/클램프	RC 스너버 또는 1차측 클램프 회로 포함 여부
변압기 $C_{ps}$ 대책	Faraday Shield 적용 여부, Y 커패시터 포함 여부

9.2 PCB 아트웍 단계

항목 확인 내용

파워 루프 면적	DC 링크 커패시터 ~ MOSFET 루프 면적 최소화 확인
$S_{kelvin}$ 분리	$S_{kelvin}$ 트레이스가 파워 GND 버스에서 완전 분리 확인
게이트 루프	드라이버 → $R_G$ → 게이트 → $S_{kelvin}$ 루프 면적 최소화 확인
트레이스 겹침	게이트 트레이스와 드레인(스위칭 노드) 트레이스 겹침 없음 확인
$R_G$ 위치	MOSFET 패드 근접 배치 확인
디커플링 커패시터	MOSFET 패드 2 mm 이내, ESL 최소 패키지 확인
고전압 절연 거리	Creepage/Clearance IEC 기준 준수 여부 확인
써멀 비아	파워 루프 미확장, $S_{kelvin}$ 오염 없음 확인
스위칭 노드 면적	전류 운반 최소 면적 유지 확인
GND 분리	파워·드라이버·신호 GND 단일점 연결 확인

9.3 실험 검증 단계

항목 확인 내용

DPT(Double Pulse Test)	턴온/턴오프 파형($V_{GS}$, $V_{DS}$, $I_D$) 측정, 링잉 크기 확인
$V_{DS}$ 피크 전압	전부하·최악 조건에서 $V_{DS(max)}$의 80% 이내 유지 여부
게이트 전압 링잉	$V_{GS}$ 진동 폭이 게이트 절연 허용 범위(통상 $\pm$30 V) 이내 여부
열 화상 측정	MOSFET, 변압기, 게이트 드라이버 온도 분포 확인
EMI 예비 측정	전도/방사 예비 측정 후 규격 여유 확인
LLC 하이브리드 제어	전 부하·전 입출력 전압 범위에서 ZVS 유지 확인

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10. 결론

SiC MOSFET은 고효율·고전력 밀도 DC-DC 컨버터 실현을 위한 핵심 소자이다. 그러나 빠른 스위칭 속도라는 장점은 기생 소자와의 상호작용에 의한 과전압, EMI, 게이트 오동작이라는 새로운 도전 과제를 동반한다. 이를 해결하기 위해서는 소자 수준(4단자 패키지 선택), 회로 설계 수준(토폴로지 선택, 게이트 드라이버 설계, 변압기 $C_{ps}$ 관리), PCB 아트웍 수준(파워 루프 최소화, 켈빈 배선 분리, 절연 거리)까지 전 계층에 걸친 통합적 접근이 필수이다.

특히 PSM 풀브릿지는 프리휠링 전류 전환 시 기생 인덕턴스에 의한 과전압과 순환 전류 손실이 구조적 한계로 작용한다. LLC 공진 컨버터는 전 부하 ZVS와 낮은 2차측 전압 스트레스라는 장점으로 유력한 대안이 되며, SiC의 낮은 $C_{oss}$를 활용한 주파수 범위 제한($f_{r1}$의 1.5~2배) + 위상 제어 하이브리드 방식은 넓은 출력 전압 범위 대응과 경부하 고효율을 동시에 달성하는 실용적 해법이다. 이 방식은 PFM 단독으로는 원리적으로 도달할 수 없는 저출력 전압 영역까지 커버할 수 있으며, SiC 소자의 낮은 $C_{oss}$ 덕분에 비로소 안정적 ZVS를 유지하면서 실용화가 가능하다.